职位描述:
1.微电子、电子工程、计算机、通信类相关专业,硕士优先,能实习优先; 2.熟练掌握 Verilog 设计语言和较强的 RTL 设计能力; 3.熟练使用 Cadence/Synopsys 等厂家主流 Verilog 仿真工具,熟练使用Synopsys 时序和功耗分析工具; 4.熟悉数字 IC 前端 ASIC 设计流程; 5.具备良好的沟通能力和团队精神,认真严谨的工作态度。 举报
1.微电子、电子工程、计算机、通信类相关专业,硕士优先,能实习优先; 2.熟练掌握 Verilog 设计语言和较强的 RTL 设计能力; 3.熟练使用 Cadence/Synopsys 等厂家主流 Verilog 仿真工具,熟练使用Synopsys 时序和功耗分析工具; 4.熟悉数字 IC 前端 ASIC 设计流程; 5.具备良好的沟通能力和团队精神,认真严谨的工作态度。 举报
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